用 VHDL 编写的库

pyxhdl

VHDL 和 Verilog 的 Python 前端。
  • 7
  • GNU General Public License v3.0

SoC

Vincent Claes 的嵌入式 FPGA 课程的 Github 存储库。
  • 7

rggen-sample

  • 7
  • MIT

REX_Classic

REX 适用于 TRS-80 型号 100、102、200。
  • 7

fiate

故障注入自动测试设备。
  • 6
  • Apache License 2.0

upduino-projects

我为 Upduino v2.0 和 v3.0 参与过各种 VHDL 项目。
  • 6
  • GNU General Public License v3.0 only

BYU_PYNQ_PR_Video_Pipeline_Hardware

BYU Pynq PR 视频管道硬件。
  • 6

cyc1000-rsu

CYC1000 FPGA 远程系统升级项目。
  • 6
  • MIT

WARP_Core

Wilson AXI RISCV 处理器核心。
  • 6

hVHDL_fpga_interconnect

用VHDL编写的互连总线，用于访问FPGA模块中的数据。
  • 5
  • MIT

video_processing

FPGA 上的实时视频处理。
  • 4

hVHDL_gigabit_ethernet

用于合成最小千兆位以太网的 VHDL 库，具有 RGMII 接口、最小以太网、ip 和 udp 标头解析器。
  • 4
  • MIT

minitel2.0

利用旧的小型电信构建现代计算单元，用于家庭自动化应用。
  • 4
  • GNU General Public License v3.0 only

rggen-vhdl-rtl

  • 4
  • MIT

vc_axi

  • 3

TectOH

Tectonics 开放硬件沙箱。
  • 2
  • GNU Lesser General Public License v3.0 only

Xilinx-DPUV3.0-Vivado-Proj

使用 Xilinx Vivado 设计套件中的 (Zynq-7000 PS) 进行深度学习处理单元 (DPU IP) 与应用处理单元 (APU) 的集成。
  • 2

es4

Tufts ES4 数字电子学入门代码。
  • 2
  • MIT

Arcade-MCR3_MiSTer

街机：基于 Midway MCR3 的游戏。
  • 2

Smallpond

CSE 490 中创建的全新 RISC 架构。
  • 2
  • MIT

BBC_DemiSTify

DemiSTify'ed BBC 微。
  • 0

sin_lut

简单的参数化正弦查找表。
  • 0

VHDL_real_time_simulation

用于博客文章的简单项目，具有可综合的降压转换器模型。
  • 0
  • MIT

TDP-11

  • 0

hlsVHDL_floating_point

  • 0
  • MIT

MultiCPU_Microprocessor

这是 CS-401 计算机体系结构的最终项目。该微处理器是使用 Xilinx Vivado 中的 VHDL 构建的。我的团队决定构建类似于 GPU 的东西，可以同时执行许多简单的计算。
  • 0

EdgeDetectionAccelerator

基于 FPGA 的图像边缘检测加速器。
  • 0
  • MIT

MaquinaDeVendas

Projeto apresentado para obtenção de nota parcial na disciplina de Circuítos Digitais, da Universidade Tecnológica Federal do Paraná, Campus Apucarana..
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