用 Verilog 编写的库
axis_udp
该存储库包含具有 64 位 AXI-Stream 接口的 UDP/IP 堆栈的简单实现。部分支持 ICMP 和 ARP 请求。该项目在具有 10G 以太网 MAC IP 核的 Xilinx 7 系列 FPGA 上进行了测试。
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- MIT
ULX3S_FPGA_Sobel_Edge_Detection_OV7670
使用 ULX3S FPGA 板通过 OV7670 相机进行 Sobel 边缘检测的 Verilog 设计文件和 Icestudio 文件。
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- MIT
USBKeyboard
Interfaz directa con teclado USB en Verilog con control de los Leds de teclado y conversion a PS/2..
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